前程如花之未来王者 DDR3深度评测

◆ DDR3其它的一些重要变化

　　·点对点连接（P2P，Point-to-Point）

　　这是为了提高系统性能而进行了重要改动，也是与DDR2系统的一个关键区别。在DDR3系统中，一个内存控制器将只与一个内存通道打交道，而且这个内存通道只能一个插槽。因此内存控制器与DDR3内存模组之间是点对点（P2P，Point-to-Point）的关系（单物理Bank的模组），或者是点对双点（P22P，Point-to-two-Point）的关系（双物理Bank的模组），从而大大减轻了地址/命令/控制与数据总线的负载，提高了信号的完整性。

　　·突发长度（BL，Burst Length）

　　为了顺应8位数据预读取位数的需要，DDR3提供了两种突发传输模式：一种被固定为8；另一种则通过“合成”来实现。我们知道，对于DDR2和早期的DDR系统，“BL（Burst Length）=4”是常用的，为此DDR3新增了一个“4bit Burst Chop”（4位突发突变）的模式，通过一个“BL=4”读取操作加上一个“BL=4”的写入操作来合成一个“BL=8”的数据突发传输。

　　至于突发长度是采用BL8还是BC4，这个是通过A12地址来控制的，当A12=0时，使用BC4，当A12＝1时，使用BL8。注意，A12仅是用来控制突发长度的，而不是作为一个列地址。

　　对于连续传输的数据，如果有不需要的部分，以往的处理是需要利用突发中断等操作来对数据进行屏蔽。为了克服以往突发传输控制不灵活的缺陷，DDR3不再支持任何突发中断操作，而改用顺序突发等更灵活的突发传输来进行控制。

　　·封装（Packages）

　　DDR3由于新增了一些功能，所以在引脚方面会有所增加，4/8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。

　　·ZQ校准

　　ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。通过一个命令集，片上校准引擎（ODCE，On-Die Calibration Engine）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令之后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT（On-Die Termination）电阻进行重新校准。

　　·参考电压分成两个

　　对于内存系统工作非常重要的参考电压信号VREF，在DDR3系统中将分为两个信号。一个是为命令与地址信号服务的VREFCA，另一个是为数据总线服务的VREFDQ，它将有效的提高系统数据总线的信噪等级。